设计JK触发器

介绍

JK翻转 - 翻转被命名为杰克Kilby,该工程师发明了IC。JK触发器称为通用可编程触发器,因为,使用其输入j,k预设和清除,可以模仿任何其他触发器的功能。

JK触发器是SR翻转的修改,没有非法状态。在此,J输入类似于SR触发器的SET输入,并且K输入类似于SR翻转的复位输入。JK触发器的符号如下所示。

.jk块图

JK触发器逻辑图

JK触发器逻辑图如下图所示。如前所述,JK触发器是SR触发器的改进版本。逻辑图由三个输入与非门代替SR触发器的两个输入与非门组成,输入由S和R的J和K代替。

JK翻转的设计——失败是这样三个输入一个与非门J,时钟信号和反馈信号从问的和其他的三个输入NAND K,时钟信号和反馈信号从问:这种安排消除了不确定的状态在SR flip -失败。

jk

真值表

4

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手术

  • 情况1:当输入J和K都是LOW时,Q返回之前的状态值,即它保存之前的数据。

当我们将时钟脉冲应用于j k触发器并且j输入低电平时,无论其他nand门如何,nand门-1输出都变高。以相同的方式,如果K输入低电平,则NAND门-2的输出也很高。因此,输出保持在相同的状态I.e.e.触发器状态下没有变化。

  • 案例2:当J为低电平并且k为高电平时,触发器将处于复位状态I.e. q = 0,q'= 1。

当我们对J K触发器施加一个时钟脉冲,输入为J低K高时,与J输入相连接的与非门的输出变为1。然后Q变成0。这将再次将触发器重置为之前的状态。所以Flip flop将处于RESET状态。

  • 案例3:当j为高并且k为低电平时,触发器将处于设置状态等状态i.e.q = 1,q'= 0

When we apply a clock pulse to the J K flip flop and the inputs are J is high and K is low the output of the NAND gate connected to K input becomes 1. Then Q’ becomes 0. This will set the flip flop with the high clock input. So the Flip flop will be in SET state.

  • 案例4:输入j和k都很高时,触发器处于拨动状态。这意味着输出将补充以前的状态。

真值表

JK触发器的真实表如下所示。

jkff.

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JK触发器的条件竞争

对于j k触发器的高输入,仅由互相称赞的输出触发下部NAND门,即Q和Q'。因此,虽然高输入连接到触发器,但在任何瞬间,启用一个门,并且将禁用其他门。如果上门处于禁用状态,它将驱动触发器到设置状态,后来当较低的门启用时,它会将触发器驱动到重置状态,从而导致输出的切换。这将导致J K触发器中的条件竞争。

避免赛车条件的步骤
  1. 我们可以通过设置触发器的传播延迟,避免围绕条件的竞争。它可以通过边缘触发来实现。
  2. 通过使触发器在一个时钟周期内切换。此概念在主从申申j k触发器中引入。

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主从JK触发器

主从J - K触发器是一个“同步”设备,允许数据通过与时钟信号的时间。主从触发器由两个串联的时钟触发器组成,它们隔离了输入和输出,因此有了术语“主从”。主从型JK触发器除了可以消除普通JK触发器的争圈问题外,还可以模仿SR触发器、时钟触发器、D触发器和Toggle触发器的功能。从触发器的Q和Q的输出反馈到主触发器,主触发器的输出作为从触发器的输入之一连接到主触发器。
当时钟输入高时,主站是活动的,从站是不活动的。根据输入的不同,主触发器的输出被设置或重置,而从触发器的输出不被改变,因此它保持在之前的状态。当从触发器在低时钟输入变为活跃时,从触发器的输出发生变化。当时钟高时,主触发器的输出被暂停,因为从触发器在这段时间内是不活动的。当时钟低时,主触发器的输出被从触发器看到并传递给输出。从触发器的输出是主-从触发器的最终输出。最终输出在时钟脉冲结束时可用。

建设

主从jk触发器是两个sr触发器的级联组合,具有从从站的输出到主设备的输入的反馈。主机 - 从触发器电路如下所示

新的
正时钟脉冲施加到主触发器,在施加到从属触发器之前,它们在施加从属时反转。在负转换期间,在阳性转换期间主转换期间主动触发器处于活动状态。在时钟的正边缘期间,来自输入j和k的数据被传递到主触发器,并在那里保持直到时钟的负边缘转换的发生。然后将数据或信息传递给从触发器,此处收集输出。

下面显示了具有两个JK触发器的主从JK触发器的符号表示。

主从JK触发器的符号表示

主从JK触发器的真值表以及预设的、清晰的输入如下图所示。

真值表

当时钟输入较低时,主触发器的两个输入即J和K输入对主从触发器的输出没有影响。

时钟输入高时

  • 如果j为低&k为低:状态没有变化。
  • 如果J是低的,K是高的:主从触发器将处于复位状态。
  • 如果j为high&k是低:主从触发器将处于设置状态。
  • 如果j为high&k是高:切换状态。
时序图

JK MS时间

输入脉冲的宽度可以小于触发器的传播延迟,它不会影响输出状态。但是时钟正边缘实例的J和K输入的值将影响Master - 从触发器的输出状态,所以没有违反设置和保持时间。

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应用程序

JK型触发器是数字电子学中应用最广泛的触发器之一。这是因为它们的通用可编程特性。
JK触发器的一些应用包括
•移位寄存器
•频率分规
•切换应用程序
•并行数据传输
•串行数据传输
•二进制计数器
•序列检测器

JK触发器的应用之一是开关。下面对此进行解释。

JK触发器翻转

当我们将一个时钟信号应用到JK触发器时,输入时钟信号的正转换使当前状态输出的开关成为可能。此使能条件不会在时钟信号的整个正周期中继续。触发器的J和K输入不能引起时钟脉冲的跃迁。但正跃迁时的输入值将根据它们的值决定输出。这是JK触发器的应用之一。时钟上正向过渡的JK触发器的输出行为如下图所示

时序图

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